1樓：匿名使用者
input clk;
input rst_n;
output clk12;
reg[3:0]cnt;
always@(posedge clk or negedge rst_n)
if(rst_n==0) begin
clk12<= 0; cnt<=0;
endelse if (cnt>=5) beginclk12<=~clk12;
cnt<=0;
endelse begin
cnt<=cnt+1;end
verilog hdl分頻器 2分頻 4分頻, 8 分頻,16分頻
2樓：匿名使用者
沒必要用到verilog hdl吧，直接用原理圖就可以做出來了。
4個d觸發器首尾相接。每個d觸發器的輸出輸入端相接（中間加一個非門），輸出端再接下一個d觸發器的clk，系統時鐘就直接接在第一個d觸發器的clk端。這樣可以將誤差減到最低。
3樓：匿名使用者
clk_sys為輸入時鐘，rst為復位訊號，clk_out為輸出分頻時鐘，div_num為分頻數目。多少分頻就把div_num賦多少值。
module clk_div(clk_sys, rst, clk_out，div_num);
input clk_sys;
input rst;
input [4:0] div_num;
output clk_out;
reg clk_out;
reg [3:0] baud_count;
always @(posedge clk_sys)begin
if (rst)
begin
baud_count<=0;
clk_out<=0;
endelse
begin
if (baud_count==(div_num/2)-1)begin
baud_count<=0;
clk_out<=~clk_out;
endelse
begin
baud_count<=baud_count+1;
clk_uart<= clk_out;
endend
endendmodule
用verilog hdl設計一個完整的分頻器模組，實現100mhz分頻為500hz，方式不限。
4樓：匿名使用者
100mhz就是1億，分頻到500，就是1億/500=20萬，只需要時序計數，逢20萬一個週期即可，即10萬一次訊號翻轉
用verilog hdl語言寫一個分頻器，將50mhz分成1khz
5樓：杜仲杜仲杜仲
parameter n = 32'd25000000;
reg [31:0]count;
reg clk_1m;
reg rst;
always@(posedge clk_50m)begin
if(rst == 1)
begin
clk_1m <= 0;
cout <= 0;
endelse if(count == n)
clk_1m <= ~ clk_1m;end
用verilog hdl描述的8分頻器
6樓：壬宵雨
2分頻 4分頻, 8 分頻,16分頻 是vhdl的,
verilog看著翻譯過來就行,還不行再問我
7樓：匿名使用者
你用的教材上沒有事例嗎？
我們這上面就有20分頻的
隨便找找就能找到
一般教材上面都有
用verilog hdl語言設計一個9分頻器 10
8樓：匿名使用者
n倍奇數分頻器(verilog)
修改引數n和cnt_p，cnt_n的位寬，可以實現奇數n的分頻。
module n_odd_divider (
input i_clk,
input rst_n,
output o_clk
);parameter n = 9;
parameter m = n>>1;
// bit_of_n: n_odd的二進位制位寬
reg [3:0] cnt_p; //上升沿計數單位
reg [3:0] cnt_n; // 下降沿計數單位
reg clk_p; // 上升沿時鐘
reg clk_n; // 下降沿時鐘
assign o_clk = clk_n & clk_p;
// 上升沿計數器: 0~(n-1)
always @ (posedge i_clk or negedge rst_n)
begin
if (!rst_n)
cnt_p <= 0;
else begin
if (cnt_p == n-1)
cnt_p <= 0;
else
cnt_p <= cnt_p + 1'b1;
endend
// 生成上升沿時鐘
always @ (posedge i_clk or negedge rst_n)
begin
if (!rst_n)
clk_p <= 0;
else begin
if (cnt_p <= m) // 0 ~ (n/2)
clk_p <= 1;
else
clk_p <= 0;
endend
// 下降沿計數器: 0~(n-1)
always @ (negedge i_clk or negedge rst_n)
begin
if (!rst_n)
cnt_n <= 0;
else begin
if (cnt_n == n-1)
cnt_n <= 0;
else
cnt_n <= cnt_n + 1'b1;
endend
// 生成下降沿時鐘
always @ (negedge i_clk or negedge rst_n)
begin
if (!rst_n)
clk_n <= 0;
else begin
if (cnt_n <= m) // 0 ~ (n/2)
clk_n <= 1;
else
clk_n <= 0;
endend
endmodule
verilog HDL問題，verilog hdl 問題
warning裡面提示你if的結構用的不對，形成loop，並且要保證每一個if都要對應合理的else,你這個設計可能就是這方面沒有對應好，形成鎖存了吧，我把你的程式改了一下，用三元運算子？代替if else，程式如下 module test cp,set,reset,q input cp,set,r...
有關verilog HDL語言的
你這樣分析這個真值表 1 在q 0，即clr為低有效時，和clk的狀態無關 因為是clk是x 說明clr是非同步低有效，所以有always negedge clr 2 q其他情況有效時，都在clk是上升沿時，加上1 裡面的，最後是 always negedge clr or posedge clk ...
音箱分頻問題，請教音箱和分頻器的問題
三分頻 二分頻就是按照不同頻段把音訊訊號分成高 中 低音或高 低音。區別到沒什麼，只是使用的元器件不同一點，至於音質，和幾分頻沒什麼關係，主要看分頻器的元件好壞和所分頻段的選取，比如低音訊段頻寬大了或串入有高頻成分，音質肯定不好。請教音箱和分頻器的問題 是喇叭問題還是 分頻器問題 可以把功放的輸出跨...