1樓：heart阿飛
那是因為你之前肯定學了c語言之類的軟體設計語言，具體的電路如何聯絡起來？
首先，思想轉變，邏輯語句都是並行的觸發的，是由暫存器和閘電路組成的你需要先熟悉各個基本的邏輯單元的構成，比如：d觸發器，基本的閘電路，比如：或門，與門，等；嘗試用基本的閘電路來搭建電路，照著你搭建的電路來用veriloghdl語言來描述出來；
同理，當你對這些基本閘電路都比較瞭解了，你可以根據verilog**來手動繪出電路，
如此，你就不會帶隊電路感到陌生了。。。
請大神幫忙解釋，veriloghdl語言 5
2樓：嗯
用普通語音的方式解釋一下程式執行的順序和規則：
首先定義了一個字串指標陣列，最後一個指向的字串是"end"
主函式呼叫displaynames顯示這個陣列指向的所有字串(不包括最後的那個end)
displaynames函式：
判斷當前提供的字串指標指向的字串是否逗end地，如果是，直接返回，什麼也不做；
否則用當前字串指標的下一位置指標呼叫另一個displaynames函式，等它返回後將當前不等於end的字串printf出來並等待鍵盤輸入一個字元後返**用者
結果就是，會倒序輸出所有字串，最終返回主函式並結束執行
這裡會呼叫多個displaynames函式，每個函式呼叫時呼叫者不同，但處理相同而已。你可以簡單理解為，呼叫基礎displaynames你就寫幾遍displaynames函式，第1次取名並呼叫的是displaynames1，...，第n次呼叫的是displaynamesn，每個函式的執行除返回值以外(displaynames沒有返回值)不互相影響
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